我正在尝试调试Verilog模块。我发现必须停止模拟，修改代码，然后再次开始模拟的过程很繁琐。有更简单的方法吗？
答案 0 :(得分：1)
它被称为restart :-)模拟 - ＆gt;运行 - ＆gt;重新启动
答案 1 :(得分：1)
以下是我的易于迭代的单行代码：
开始模拟并创建波形：
vlog your_file.v; vsim work.your_TB; add wave -position insertpoint sim:/your_TB/*;
更新代码和测试新迭代时：
vcom your_file.v; restart -f; run -A;
答案 2 :(得分：0)
如果设计和/或测试平台发生了变化，单独的ModelSim'restart'命令是不够的，因为它只会重绘最后一次模拟。
需要重新编译设计和测试平台以应对所有更改。
通常设计没有改变，您只想针对更新的测试平台运行它。在这种情况下，您可以通过执行您在需要时使用“do {script-name}”命令调用的自定义脚本来重新启动模拟。
vlog -reportprogress 300 -work work testbench.v
restart -f
run 1us
假设：testbench file = testbench.v;模拟时间= 1us