标签： verilog xilinx synthesis vivado
我正试图在我的VERILOG代码中使用块rams实现更大的ram，这超出了设备中特定块ram的深度限制（我需要一个深度为4500的ram和一个块ram的最大深度为512 ）。如何在我的verilog代码中使用属性级联块rams。 提前谢谢
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鉴于良好的综合工具，您可以简单地推断出大型RAM，而无需依赖技术的属性。因此，请查看您的综合技术手册，了解用于推断块塞的技术。那里的典型错误将是例如在内存上添加重置，这在大多数技术中都不可用。