从原理图创建verilog代码

Question

我需要从这个原理图中创建一个verilog代码。 到目前为止，我有：

module example1 (X, Y, Z, F);
input X, Y, Z;
output F;
wire w1, w2, w3;

nand
    g0 (X, Y);
    g1 (X, g0);
    g2 (Y, g0);
    g3 (Z, g1, g2);
    g4 (Z, g2, g3);
    g5 (g3, g4);

endmodule 

这几乎是我的第一个verilog代码。我不确定如何添加电线，或者我是否有正确数量的电线。我看到原理图中有很多电线，但我真的不知道选择哪种电线。请帮我改进我的代码。

Answer 1

g0是nand门的实例名称;不是输出线的名称。对于nand门，第一个端口始终是输出，所有其他端口都被视为输入。

• g0 (X, Y);应更改为g0 (w0, X, Y);
• g3 (Z, g1, g2);应更改为g3 (w3, Z, w1, w2);
• 等
• g5的输出应为F

仅供参考：即使进行了上述更正，您的逻辑也不正确。仔细检查你的连接。