添加三个输入的verilog代码示意图

Question

以下verilog代码的原理图是什么样的？

module mystery2(s, c, x, y, z);
  input x, y, z;
  output s, c;
  assign {c, s} = x + y + z;
endmodule

我知道{c, s}意味着它们是串联的，这在原理图中是什么样的？ 并且x + y + z只是三个输入之间的相加，对吗？我们有一根电线出来了？

Answer 1

您可以将x + y + z视为3个1位线的总和，但总和需要2位。因此，我会认为{c,s}是2个1位线“出来”。

主要问题的答案取决于电路的实施方式。您的代码有许多可能的原理图表示，因为您已经在高抽象级别描述了数字逻辑函数。

通过综合工具运行该代码，看看生成了哪种门级网表。然后在原理图查看器中查看它。让工具为您完成工作。