如何从Xilinx中的verilog源生成原理图文件

Question

我正在做什么

我开始使用Xilinx ISE Design Suite，并用verilog编写了简单的Arithmetical Logic Units。使用verilog Unit Under Tests为ISim创建输入和输出信号，我验证了代码可以正常工作。

我想从verilog源生成原理图文件。

在工具菜单下，有一个原理图查看器

，但我无法弄明白，为什么：

• 它只列出第一个源文件
• 以及如何在项目中保存生成的文件

问题：

如何从Xilinx中的verilog源生成原理图文件？

Answer 1

1）您可以双击组件以更深入。在较新版本的ISE中，可以就地扩展块而不是将视图切换到单击的模块。

2）显然，没有保存选项。原理图是从HDL代码生成的，因此无论如何都没有多大意义。