无法在iverilog中编译unisim代码

Question

我一直在尝试使用icarus verilog从xilinx提供的unisim librabries编译ICAP_SPARTAN6.v。

我收到下面的编译错误：

/opt/Xilinx/14.3/ISE_DS/ISE/verilog/src/unisims/ICAP_SPARTAN6.v:79: syntax error
/opt/Xilinx/14.3/ISE_DS/ISE/verilog/src/unisims/ICAP_SPARTAN6.v:79: error: invalid module item.

下面提到的相关代码行如下：

  tri (weak1, strong0) done_o = p_up;//line 78
  tri (pull1, supply0) [15:0] di_t = (icap_idone == 1 && WRITE == 1)? 16'bz : dix; //line 79

我还想指出，我并不十分清楚tri是如何工作的。我认为它类似于电线，除了有3个状态，但它后面的paranthesis对我没有意义，这使得调试有点困难:) 任何帮助，将不胜感激。 -Thanks

Answer 1

tri和wire是等效的。

括号中的关键字决定了驱动强度，它允许切换和门级建模。规则有些复杂，但基本上更强的信号可以覆盖较弱的信号，因此在同一信号上驱动pull1和strong0可能会导致0状态，而不是X }或Z。

错误看起来像是iverilog中的错误或缺失功能。删除向量范围可以成功编译。