VHDL编码与原理图编辑器

Question

任何HDL（VHDL / Verilog）专家都可以提供以下信息：

1. 直接在HDL中编码您的设计？或..
2. 使用原理图编辑器？

我知道，对于简单的设计，要么就足够了。

但是，在哪种情况下，另一种方法更好？ 我认为对于复杂的设计，原理图编辑工作流程最终难以维护。这在实践中是真的吗？

我只是在Xilinx ISE上遇到过，但我很清楚其他工具

Answer 1

所有低级HDL模块都是手工编写的，因为在大多数情况下，您需要对所有操作的行为进行精细控制。工具可以让您拖放所需内容，但是您只能使用工具集中的内容。手动编码允许您执行任何您想要的操作，并且还允许您最小化资源使用并且仅在必要时使用BRAMS /资源。我发现原理图编辑器生成的HDL倾向于使用比手动编码的更多的FPGA资源。

另一点是，HDL构建通常是脚本化的，GUI工具不用于最终构建。由于原理图编辑器是基于gui的，因此自动化原理图构建更加困难。

尽管如此，原理图编辑非常适合将设计的顶层放在一起，即将所有现有的HDL块连接在一起。这不仅仅是描述低级东西的行为，而是一种可视化一切都适合的好方法。我最近手工编写了我自己的定制HDL IP并使用Vivado原理图编辑器中的那些。它工作得很好，所以它实际上取决于工具的使用方式。