VHDL的图形/原理图生成器

Question

我有一个VHDL项目，它包含一个顶级模块，其中包含以各种方式互连的其他模块（其中一些模块本身就是其他模块的容器）。

是否有可以生成说明模块之间关系的原理图的实用程序？我不关心配置细节或架构，只关注项目中每个模块的输入，输出和嵌套。

Answer 1

Xilinx PlanAhead有一个非常好的原理图查看器，您可以在实现的各个阶段（即RTL后分析，后合成，后置和路由）运行。这是它的样子：

Answer 2

这取决于您需要对原理图进行的操作。

如果您只是寻找代码的图形表示，那么您可以使用Altera综合工具，在那里您可以获得代码的RTL原理图视图，这非常好，但如果您的设计中有许多层次结构，那么需要很长时间才能遍历所有街区。 您无法编辑文件，但它可以帮助您快速轻松地了解不同块之间的相互连接。

EASE和HDL设计师等工具也可以做到这一点，但它们需要花费很多钱。我不确定Aldec是否能做到这一点。但是所有这些程序都可以将设计导入到他们的图形设计环境中，为每个块创建符号并为您的设计创建可编辑的层次结构。 Synplify HDL Analyst也可以为您完成此任务。但我自己从未使用过它。

以下是我在TI France工作时导入HDL Designer的设计示例。设计由许多块组成，这只是最高级别（质量不是很好，因为我只是为了快速审查设计环境而做到这一点。

Answer 3

nSchema，是SpringSoft的Verdi的一部分（现在被Synopsys收购）