将Xilinx ISE RTL /技术原理图导出到网表文本文件中

Question

我在Xilinx ISE上使用VHDL生成我项目中寄存器传输逻辑的原理图。我知道ISE在吐出RTL和技术原理图之前会做一些优化和门减少。我想要做的是将这些原理图的网表导出到某个文件中，这样我就可以将它用于我自己的程序。有没有办法做到这一点？我一直在阅读关于ngc文件的内容，但是在合成时生成的ngc文件的内容完全没有意义。

如果您以前这样做过，请告诉我，我很想知道这是怎么做到的。如果在ISE上不可行，你能推荐一款可以做到的工具吗？

Answer 1

EDIF是用于描述网表的行业标准格式 - 有许多解释它们的工具，您可以轻松自己动手，因为它是一种文档化的文本格式。

您可以通过运行ISE套件中包含的Xilinx工具ngc2edif将.ngc转换为edif文件。