在modelsim中运行时序仿真

Question

我在Verilog中创建了一个小型设计，现在我想运行时序仿真。既然我知道如何为VHDL文件做这件事，我想我会（几乎）以同样的方式做到这一点。不幸的是，这并不容易。

我编译了我的设计并收到了.sdo和.vho文件。但是当我试图运行testbench时，我收到错误：

> vsim work.Sdesign_tb
# vsim work.Sdesign_tb
# Loading work.Sdesign_tb
# ALTERA version supports only a single HDL
# ** Fatal: (vsim-3039) C:/Users/K_impl/Sdesign_tb.v(17): Instantiation of 'sdesign' failed.
#    Time: 0 ps  Iteration: 0  Instance: /Sdesign_tb File: C:/Users/K_impl/Sdesign_tb.v
# FATAL ERROR while loading design
# Error loading design

看起来Quartus 12.1创建了VHDL文件，而我想模拟Verilog设计（而Quartus同时只支持一个VHDL）。所以我尝试了另一种方法，将.sdo文件添加为SDF，然后通过“开始模拟”运行模拟。但它也显示错误（几乎与上面相同）。那么我该如何绕过呢？或许还有另一种方法可以为Verilog设计运行时序仿真？

Answer 1

您似乎正在编译多个HDL，可能是VHDL和Verilog。

如果你去Quartus的项目设置，并确保它生成一个Verilog网表，它可以解决你的问题。说明为here。

Answer 2

要运行时序仿真，您可能需要添加altera_ver和设备库。