Question

我正在为BCD_counter创建一个测试平台。

当我尝试编译测试平台时，我一直得到错误：

“错误：... / ... / .. / Test_UpDownCounter.vhdl（38）：VHDL编译器退出。”

这是我得到的唯一错误，第38行是我的代码的最后一行。我想知道可能是什么问题？

这是我的代码，非常感谢任何帮助。

entity test_BCD is
  end entity test_BCD;

  architecture test of test_BCD is 
     signal t_clk, t_direction, t_init, t_enable: bit;
     signal t_q : integer;

     component UpDownCounter is 
          port(clk, direction, init, enable: in bit;
              q_out: out integer);
     end component;

     begin
       my_design: UpDownCounter port map (t_enable, t_q, t_clk, t_direction, t_init, t_enable);


       clk_gen: process
          constant High_time : Time :=5 ns;
          constant Low_time : Time := 5 ns;
       begin
          wait for High_time;
          t_clk <= '1';
          wait for Low_time;
          t_clk <= '0';
       end process clk_gen; 


       -- Initialization process (code that executes only once).
       init: process
       begin 
          -- enable signal
          t_enable <= '1', '0' after 100 ns, '1' after 200 ns;
          t_direction <= '1', '0' after 50 ns, '1' after 100 ns, '0' after 150 ns;
          t_init <= '0', '1' after 20 ns, '0' after 30 nz, '1' after 150 ns;
          wait;
       end process init;
end architecture test;

Answer 1

这一行：

t_init <= '0', '1' after 20 ns, '0' after 30 nz, '1' after 150 ns;

有nz而不是（我假设）ns作为时间单位。我的编译器马上告诉我：

** Error: test1.vhd(34): (vcom-1136) Unknown identifier "nz".

我会用任何编译器提出错误报告，以便生成更好的错误消息！

我在这里时：

您UpDownCounter的实例化看起来不对 - 您的信号看起来与您使用的组件声明的顺序不同。

在此：

 clk_gen: process
      constant High_time : Time :=5 ns;
      constant Low_time : Time := 5 ns;
   begin
      wait for High_time;
      t_clk <= '1';
      wait for Low_time;
      t_clk <= '0';
   end process clk_gen;

您的标签High_time和Low_time会回到正面 - 请尝试更改其中一个，然后查看高或低的ime是否按预期更改。

VHDL编译器退出错误

1 个答案: