Question

我一直在阅读nice tutorial并在第55-56页上有一些关于某事的快速提问。我只需拖放下面的文字：

Gate and Switch delays
In real circuits, logic gates have delays associated with them. Verilog provides the
mechanism to associate delays with gates.

  *Rise, fall and Turn-off delays
  *Minimal, Typical, and Maximum delays.

Rise Delay
  The rise delay is ... etc

Min value
  The min value is the minimum delay value that the gate is expected to have.

Typ Value
  ... similar to min value

Max Value
  ... similar to min value

问题：

所以参考Min值（和Typ和Max相似）的解释，将min值设置为多个时钟周期（因此是整数值）还是实际实际值（如10ns）？我可以同时做两个（选择其中一个）吗？

谢谢！

Answer 1

门限和开关延迟是基于时间的，而不是基于周期的。例如，如果您的timescale设置为1ns/1ns，并且使用#10指定延迟，则会延迟10ns。这些延迟对您创建的任何时钟信号一无所知。

门控和开关延迟语句实时或时钟周期（Verilog）？

1 个答案: