SV中事件之间的时钟周期数

时间:2018-03-02 22:00:58

标签: system-verilog clock

我想计算信号的高值和低值之间的时钟周期数。我有一个信号SIG,它在模拟过程中多次高低。我想计算它的高/低时的平均周期数。

有人可以指导我如何实现它。如果您需要更多说明,请告诉我。

2 个答案:

答案 0 :(得分:2)

你可以有一个时钟周期的计数器,当信号SIG为高时开始计数,并在SIG变低时停止计数,以便测量时钟周期数{ {1}} =" 1":

SIG

您可以在int counter = 0; // counter initialization @(posedge SIG); // waits for SIG to go high while(SIG == 1) begin // while SIG = "1" @(posedge CLK); // when clock signal gets high counter++; // increase counter by 1 end =" 0",SIG时执行相同操作。

答案 1 :(得分:1)

您可以做的是计算每个值高/低的周期数并将它们放入队列。然后在结束时将它们平均化。

    {% for post in yourCollection %}
        <li>{{ post.title }}<span>(0)</span></li>
    {% endfor %}