SV:如何为转换创建功能覆盖而不必担心时钟周期?

时间:2013-07-31 00:01:32

标签: functional-testing system-verilog function-coverage

通常情况下,我会在一段时间内使用重复方法进行特定的转换。

  covergroup test1 @(posedge clk)
  coverpoint( signal[1], signal[0]) 
 {
  bins transition1 = (2'b00[*1:100] =>2'b11[*1:100] => 2'b00) 
 }

是否有另一种方法可以检查多个转换但没有重复的设置限制。澄清我希望能够检查某些转换是否发生,但不关心时间(clk周期)。

1 个答案:

答案 0 :(得分:3)

不要为封面组定义采样事件,即没有@(posedge clk) 在没有[* 1:100]的情况下定义封面,并使用covergroup_name.sample()

进行采样