？时间延迟，使用===或＆lt; =时

Question

当我们使用

时

input reg [7:0] ast, f_out;

ast === f_out ;

ast <= ast + 8'b00000001;

对于那些操作“===和＆lt; =”，是否有任何时间延迟？

编辑：我觉得像单位时间一样小，我错了吗？

使用语言：verilog

Answer 1

时间延迟通常使用#指定。由于我在您的代码中看不到#，因此可能没有延迟。

添加延迟的另一种方法是使用specify块，而您也不会显示。

您可以通过运行模拟和打印时间值来检查延迟：

$display($time);

Answer 2

如果使用<=，则会出现模拟周期延迟 - 即非阻塞分配。阅读阻止与非阻塞分配。

此外，===不是作业 - 它是一个不等待x和z的等式运算符，因为它不关心