SystemVerilog中实变量的assign语句中的延迟和上升/下降时间

Question

我需要在Systemverilog中编写一个单向模拟开关，有一些延迟和上升和下降时间。

input real in;
output real out;
assign #<delay> out = (enable === 1'b1)?in:0.0;

如上所述，我没有看到任何延迟和输出与使用enable = 1的输入完全相同。有没有办法可以将延迟和上升/下降时间添加到上面？

Answer 1

上升/下降延迟未定义除积分值以外的任何值。