Question

我有一个在Digilent Nexys 3 Spartan-6板上运行的小型VHDL项目。代码的一个实体将外部接收的时钟除以因子2.外部时钟信号不是很好。它看起来更像是正弦波而不是矩形，但这是一个不同的问题。这是分频器的VHDL代码 - 它没有做太多的事情：

library IEEE;
use IEEE.std_logic_1164.all;

entity mems_prescaler is
port(
    aclkr    : in  std_logic;  -- 6.144 MHz
    mems_clk : out std_logic); -- 3.072 MHz
end mems_prescaler;

architecture Behavioral of mems_prescaler is
    signal output : std_logic := '0';
begin
    process(aclkr)
    begin
        if rising_edge(aclkr) then
            output <= not output;
        end if;
    end process;
    mems_clk <= output;
end Behavioral;

我检查了映射到mems_clk的引脚上的输出信号，与我预期的相比，上升和下降时间看起来非常糟糕。每个约70ns。＆＃34;回转类型＆＃34;和＃34;驱动强度＆＃34; PlanAhead中的设置不会更改此设置。除示波器外，Nexys 3板上的PMOD引脚接头没有任何连接。任何人都可以给我一个提示尝试的提示吗？谢谢！

Answer 1

昨天我找到了问题的答案。范围是问题。它的阻抗太低，所以我不得不找另一个探头。对于我正在做的事情，我现在看到了足够好的上升和下降时间。

Spartan-6 FPGA输出上升/下降时间

1 个答案: