标签： verilog xilinx-ise vivado
我正在尝试模拟D-Flip Flop的亚稳性。在Xilinx ISE和Vivado中生成理想的时钟，我看不到亚稳态现象。我需要指定具有上升和下降时间的时钟以发生亚稳态。我无法在Xilinx中找到办法。对此有任何建议都是受欢迎的。
答案 0 :(得分：0)
你可以提供上升时间，下降时间和时间。关闭任何门延误的时间。
#(1,2,3) not n1 (clk_out, clk_in)
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