通过固定周期数Verilog生成时钟延迟

Question

我有一个始终处于活动状态的时钟，我有另一个时钟称为“sample”，它是从第一个时钟生成的。我想通过verilog

中第一个时钟信号的固定周期数来产生“采样”信号的延迟

Answer 1

使用移位寄存器：

parameter DELAY = number_of_clock_cycles_you_want_to_delay_by;

reg [DELAY-1:0] shift_reg;

always @(posedge clk)
    begin
          shift_reg <= { shift_reg[DELAY-2:0], signal_you_want_to_delay};
    end

assign delayed_signal = shift_reg[DELAY-1];

Answer 2

我认为你需要添加倒数计数器，否则，它会一直向左移动而不会结束。