在Modelsim中进行仿真时意外退出

时间:2019-02-24 16:05:06

标签: verilog

我正在使用Modelsim 10.4a模拟我的Verilog代码,并且我有tb文件来测试我的另一个.v文件。这两个文件均已成功编译,但是当我尝试运行-all来查看wave时,它会给我一条消息:

Modelsim退出,代码为7。检查脚本文件以获取有关致命错误的更多信息。

有什么线索让我知道是什么原因造成的。我在Google的项目文件和解决方案中没有看到任何成绩单。谢谢。

1 个答案:

答案 0 :(得分:0)

用户手册在附录中列出了错误代码。找不到此文件。

您可以通过执行以下操作找到脚本文件的位置

工具>编辑首选项>按名称>主>文件