标签： verilog xilinx vivado
我有一个从vivado PLL时钟生成的80Mhz时钟。 我试图使用计数器从80Mhz生成2Mhz时钟，然后将生成的2Mhz时钟用作系统时钟：
always @(posedge clk2mhz) begin ... end
但是，Vivado在生成的2Mhz时钟上显示了保持时间问题。
我想如果将我生成的2Mhz时钟定义为约束文件中的时钟，就可以解决定时问题，但是我该怎么做。
请注意，我无法从PLL生成2Mhz时钟，因为PLL时钟可以生成的最小频率约为4Mhz。