如何使输出逻辑信号成为真实的输出引脚？

Question

我正试图接受这个信号：   信号Fx3_bridge：std_logic_vector（1至0）;

到此输出端口： Fx3_A：输出为std_logic；

我也想舍弃逻辑向量的低位。

Answer 1

std_logic_vector是一个数组。您的std_logic_vector

signal Fx3_bridge : std_logic_vector (1 downto 0);

有两个元素-1和0。您在VHDL中使用方括号对数组进行索引，因此最高有效位（严格来说：左手元素）是

Fx3_bridge(1)

所以，您想要类似的东西

Fx3_A <= Fx3_bridge(1);