在VHDL约束文件中映射时钟

Question

所以我有一个依赖于进程时钟的VHDL程序，但是我不知道如何将时钟放在约束文件中。在我的设计源文件中，我将时钟声明为

clk : IN std_logic;

我根据我在互联网上看到的内容尝试了几件事，比如

create_clock -period 5 -name clk [get_ports clk]

和

set_property PACKAGE_PIN L16 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports clk]
create_clock -add -name clk -period 8.00 -waveform {0 4} [get_ports clk]

到目前为止都没有奏效。我一直遇到的主要错误是

Placer failed with error: 'IO Clock Placer failed'

感谢任何和所有帮助。

我正在使用Vivado 2015.2并为ZYBO板编程。

Answer 1

假设您能够综合这个设计，我会检查是否＆＃39; clk＆＃39;在你的网表中。为此，打开合成设计并展开＆＃34; Nets＆＃34;网表选项卡中的树。如果＆＃39; clk＆＃39;不存在，那么它已经优化了;如果发生这种情况，请重新检查VHDL。

此外，您可以在运行综合后直接在TCL控制台中键入这些约束。通过这样做，如果Vivado能够成功执行命令或它抛出的任何错误，您将立即收到反馈。这是一种更快发现错误的方法，因此您不必浪费时间去运行实施＆＃34;。