标签： vhdl verification
我必须测试模块的健壮性。我的向导告诉我一种情况是删除时钟周期，以解决模块中发生的情况。我必须检查它是否正常工作。我不知道如何删除VHDL代码中的时钟周期。另一种情况是在时钟信号上注入毛刺。
你能帮我吗？