Question

这个简单的测试在使用modelsim进行编译时会导致错误，而Quartus可以完成整个合成/拟合过程。

library ieee;
use ieee.std_logic_1164.all;

entity submodule is
port(
  four_bits_input  : in  std_logic_vector(3 downto 0);
  four_bits_output : out std_logic_vector(3 downto 0)
);
end entity;

architecture behav of submodule is
begin
  four_bits_output <= four_bits_input;
end architecture;

-------------------------------------------------------

library ieee;
use ieee.std_logic_1164.all;

entity globally_static_test is
port (
  one_bits_input   : in std_logic;
  three_bits_input : in std_logic_vector(2 downto 0);
  four_bits_output : out std_logic_vector(3 downto 0)
);
end entity;

architecture behav of globally_static_test is
begin

submodule_inst : entity work.submodule
port map(
   four_bits_input  => one_bits_input & three_bits_input  -- Modelsim Error is here.
  ,four_bits_output => four_bits_output
);

end architecture;

Modelsim错误众所周知：

（vcom-1436）形式的实际表达（中缀表达式）＆＃34; four_bits_input＆＃34;并非全球静态。

我在不同公司和几个项目中已经在包装器中看到过这种类型的做法。

我的问题是：＆＃34;谁是对的？ Modelsim或Quartus＆＃34;。

编辑：

我首先使用以下版本进行了测试

Modelsim v10.5b英特尔FPGA入门版 - VHDL 2002
Quartus Prime 17.1 - VHDL 1993

然后我将Modelsim编译选项更改为使用VHDL 2008，错误消失了。

全局静态错误（modelsim vs quartus）

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