Question

我正在设计一个接受多个通道并输出一个通道的模块。每个通道由valid信号和某些宽度的data组成。如果通道具有有效数据，则模块应输出该通道。如果多个通道具有有效数据，则模块应输出其中一个（在我的情况下，是索引最高的通道），其余的将被丢弃。

我的简单实现如下：

module test1 #(
  parameter NUM_CHANNEL = 8,
  parameter DATA_WIDTH = 512
) (
  input logic [DATA_WIDTH - 1 : 0] data_in [NUM_CHANNEL],
  input logic valid_in [NUM_CHANNEL],
  output logic [DATA_WIDTH - 1 : 0] data_out,
  output logic valid_out
);

  always_comb begin
    valid_out = 0;
    for (int i = 0; i < NUM_CHANNEL; ++i) begin
      if (valid_in[i]) begin
        valid_out = 1;
        data_out = data_in[i];
      end
    end
  end

endmodule

这在仿真和真实电路（FPGA）中均能完美运行。

但是，通道可以是复杂的类型，所以我使用了这样的接口：

interface channel #(
  parameter DATA_WIDTH = 512
);

  logic valid;
  logic [DATA_WIDTH - 1 : 0] data;

  modport in (
    input valid,
    input data
  );

  modport out (
    output valid,
    output data
  );

endinterface // sub_csr_if

module test #(
  parameter NUM_CHANNEL = 8,
  parameter DATA_WIDTH = 512
) (
  channel.in in[NUM_CHANNEL],
  channel.out out
);

  always_comb begin
    out.valid = 0;
    for (int i = 0; i < NUM_CHANNEL; ++i) begin
      if (in[i].valid) begin
        out.valid = 1;
        out.data = in[i].data;
      end
    end
  end

endmodule

然后，此代码在ModelSim中发生Nonconstant index into instance array 'sub_port'.错误，在Quartus中发生i is not a constant错误。

如果我展开循环，它可以工作，但它变成非参数代码。（仅适用于固定的NUM_CHANNEL）

为什么后一个不起作用，而第一个却完美地工作？

Answer 1

实例数组（模块或接口）不是真正的数组类型。如错误消息所示，您不能选择具有可变索引的特定实例。对于真实数组，每个元素都是相同的。由于参数化，defparam和端口连接的工作方式，每个实例元素可能会有差异。在开始仿真之前，精化过程实质上会拉平所有层次。

您可以做的是使用generate构造来选择您的实例，如下所示 ;

module test #(
  parameter NUM_CHANNEL = 8,
  parameter DATA_WIDTH = 512
) (
  channel.in in[NUM_CHANNEL],
  channel.out out
);

logic                     _valid[NUM_CHANNEL];
logic [DATA_WIDTH - 1 : 0] _data[NUM_CHANNEL];

for (genvar ii=0;ii<NUM_CHANNEL;ii++) begin
     assign _valid[ii] = in[ii].valid;
     assign _data[ii] = in[ii].data;
end
  always_comb begin
    out.valid = 0;
    for (int i = 0; i < NUM_CHANNEL; ++i) begin
      if (_valid[i]) begin
        out.valid = 1;
        out.data = _data[i];
      end
    end
  end

endmodule

复用通道中的SystemVerilog错误：实例数组中的非恒定索引

1 个答案: