我使用的是Vivado Design Suite 2017.2 我有一个vhdl设计和一个添加到模拟集的测试平台。
行为模拟运行良好。如果我综合设计并点击＆＃34;运行模拟 - 后合成功能＆＃34;它仍然运行没有错误。然而，我不确定它是否真的能够模拟我的综合设计，或者它是否只是在进行旧的模拟＆＃39;再来一次。关键是我知道对于后期综合模拟，会创建一个代表网表的新vhdl / verilog文件。但我没有对testbench做任何更改，说我没有明确地实例化新文件。现在的问题是这是否会自动发生。
我查看了教程但找不到答案。
任何帮助将不胜感激。
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如果您想确定模拟真实的网表，您可以“浏览”模拟层次结构（就像您通常所做的那样，例如将信号添加到波形窗口）。在浏览树的底层，您应该只找到FPGA原语。