Question

我有一个非常简单的程序＆＃39;用VHDL编写

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.numeric_std;


entity Xand is
    generic(width   : integer:=8);
    port(   clk : in std_logic;
        A,B : in std_logic_vector(width-1 downto 0);
        C   : out std_logic_vector(width-1 downto 0)
    );
end Xand;

architecture Behavioral of Xand is
begin
    C<= A and B;
end Behavioral;

我的实际测试平台看起来像这样：

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

use ieee.numeric_std.all;

ENTITY Xand_tb IS
    --generic(width : integer);
END Xand_tb;

ARCHITECTURE behavior OF Xand_tb IS 

    COMPONENT Xand IS
        generic(width   : integer);
        port(   clk : in std_logic;
            A,B : in std_logic_vector(width-1 downto 0);
            C   : out std_logic_vector(width-1 downto 0)
        );
    end COMPONENT;

    signal width : integer := 8;

   -- inputs
   signal clk : std_logic := '0';
   signal A, B : std_logic_vector(width-1 downto 0) := (others => '0');

   --Outputs
   signal C : std_logic_vector(width-1 downto 0);
   constant period : time := 10 ns;

BEGIN

    -- instantiate the Unit Under Test (UUT)
   uut: Xand generic map (width => 8)
        PORT MAP (
          clk => clk,
          A => A,
          B => B,
          C => C
        );

    -- Stimulus process
   stim_proc: process
   begin        
      -- hold reset state for 100 ns.
      wait for 100 ns;  

      wait for period*10;

      for i in 0 to 2**width loop
        A <= std_logic_vector( unsigned(A) + 1 );
        for j in 0 to 2**width loop
            B <= std_logic_vector( unsigned(B) + 1 );
            wait for period;
        end loop;
        for j in 0 to width loop
            B(j) <= '0';
        end loop;
        wait for period;
      end loop;

      wait;

    end process;
END;

可悲的是我收到错误（当我想用--vcd = xand.vcd模拟它时）。

ghdl:error: overflow detected
  from: process work.xand_tb(behavior).stim_proc at Xand_tb.vhd:57
ghdl:error: simulation failed

它的B(j) <= '0';行无法正常工作。据我所知，A和B是具有8位的向量。所以我想用不同的A和B值来测试我的Xand程序，这些值来自[0,256]。可悲的是，我不知道如何使向量B等于0与循环不同，这不起作用。有人可以解释我的generic（）做什么吗？

Answer 1

通常，您希望驱动输入信号并验证输出是否具有预期值。

例如，在组件实例化之后，

clk <= not clk after period/2;

stim : process is
begin
   -- first test
   A <= "00000010";
   B <= "00000010";
   wait for 10 ns;
   assert C = "00000100" report "2 + 2 should be 4" severity ERROR;
   -- second test
   A <= "00000000";
   -- etc
   std.env.stop;    -- in VHDL-2008, to end the simulation
end process;

由于它的自我检查，您通常不需要费心检查波形，除非其中一个断言报告错误。然后你必须进一步分析，看看为什么输出与预期结果不匹配，同时考虑到测试可能出错。

所以我再看一遍。

我做到了。第57行是"end loop;"，它不能溢出。

但是，正如ghdl所说，之前的界线明显溢出。为什么要写入8个元素数组中的9个元素？

你可以使用类型系统而不是打击它。

for j in B'range loop

将遍历B 中的所有元素，而不是其他。

但像B <= (others => '0');这样的聚合会完全消除循环。

Answer 2

由于@Briandrummond已经解决了您的溢出问题，我只会回答这个问题：

有人可以解释一下generic（）的作用吗？

GENERIC用于在实例时定义实体行为，即在硬件上实现的行为。它在实体中声明的默认值与您在示例中的方式相同

entity Xand is
    generic(
       width : integer := 8                            -- generic integer value, default is 8
    );
    port(  
       A,B   : in  std_logic_vector(width-1 downto 0); -- input signals, with length equal to generic value "width"
       C     : out std_logic_vector(width-1 downto 0)  -- output signal, with length equal to generic value "width"
    );
end Xand;

在您的示例中，GENERIC定义了信号A，B和C的长度。这意味着当您的编译器创建要在ASIC或FPGA上实现的网表时，它将创建具有GENERIC值定义的长度的信号。。让我们看看这个实体的两个实例：

Xand_2bits : entity work.Xand
generic map(
    width => 2
)
port map(
     A => 2bits_signal_A
    ,B => 2bits_signal_B
    ,C => 2bits_signal_C
);

Xand_default : entity work.Xand
port map(
     A => 8bits_signal_A
    ,B => 8bits_signal_B
    ,C => 8bits_signal_C
);

您的编译工具不会以相同的方式合成来自同一实体的这两个实例。实例Xand_2bits将合成为以下等式：

2bits_signal_C(0) <= 2bits_signal_A(0) and 2bits_signal_B(0);
2bits_signal_C(1) <= 2bits_signal_A(1) and 2bits_signal_B(1);

您的硬件上只会实现2个and门。

实例Xand_default将合成为以下等式：

8bits_signal_C(0) <= 8bits_signal_A(0) and 8bits_signal_B(0);
8bits_signal_C(1) <= 8bits_signal_A(1) and 8bits_signal_B(1);
 [...]
8bits_signal_C(6) <= 8bits_signal_A(6) and 8bits_signal_B(6);
8bits_signal_C(7) <= 8bits_signal_A(7) and 8bits_signal_B(7);

这次，您的硬件将实现8 and门。

可以使用if-generate语句定义几种不同的行为。这已经解释为here

也可以定义不同的type。这已经解释为here

在vhdl的简单的测试台与通用

2 个答案: