VHDL mux在测试平台上出现8：1错误

Question

它是8x1mux vhdl程序 主程序没有错误， 但在测试中他们是一些信号i，s，y显示错误 告诉我，s，y已经宣布了。

测试台上的错误

Answer 1

代码说：

...
entity mux8x1_t is
end mux8x1_t;

architecture mux8x1_t_a of mux8x1 is
  component mux8x1
...

所以architecture不是刚刚声明的entity，可能是意图，mux8x1的另一种架构，因为mux8x1的端口名为{{ 1}}，i和s，架构中名为y，i和s的信号会使编译生成错误。

y部分应更改为：

architecture

对于错误architecture mux8x1_t_a of mux8x1_t is ，请将near "=": syntax error更改为;=。