如何在vivado中使用verilog中的时钟？
我已经尝试了一切无济于事。
我的项目目标是Arty Artix-7开发板上的Artix-7芯片。
从我在网上收集的内容来看，IP Integrator是我应该使用的东西......但是没有人能够使用它。
我创建了一个设计并创建了一个“时钟向导”，几乎每个设置都保持默认状态[现在]（包括输入频率为“auto”）。
然后，在项目经理中，似乎我需要告诉设计“创建HDL Wrapper”。然而，它然后抱怨输入时钟引脚没有开始连接。
但重点是：我正在尝试访问时钟源。我没有时钟。我无法弄清楚如何获得一个时钟。谷歌让我失望。
许多谷歌搜索结果也有NETs和PIN等内容，但如果我尝试声明变量
NET clock_out1 ; // The clock output from the design
它抱怨NET无法识别。我假设设计必须变成HDL包装器，然后我需要像使用任何其他模块一样使用生成的模块，但我无法弄清楚如何使其工作。
如何获取时钟源？