如何在verilog中输入输入？

Question

我构建了一个采用常量的模块，将其除以，然后比较它的大小。

module test(output reg out1 , input in1, input in2);

parameter k=10'd1000;
parameter j=10'd800;
real devide1;
real devide2;

assign devide1=in1/k;
assign devide2=in2/j;

always @(posedge in1 or in2) begin
   if(devide1>=devide2) begin 
     out1<=1'b0;
   end

   else begin
          out1<=1'b1;
        end
   end

 endmodule

但我遇到了这个错误...

concurrent assigntment to a non-net devide1 is not permitted
concurrent assigntment to a non-net devide2 is not permitted

我已经尝试了很多，但我不知道如何实现它。

请帮帮我。