我正在寻找11位输入端口的前8位。我们怎么能在verilog中做到这一点?我正在尝试以下代码。但它不起作用。
input [0:10]inputport1;
if(inputport1==11'b11010101xxx) begin
$display ("some value");
end
或
input [0:10]inputport1;
if(inputport1[0:8]==9'b11010101) begin
$display ("some value");
end
答案 0 :(得分:1)
端口应该(通常)定义为MSB到LSB。
input [11:0] x,
...
if (x[7:0] == 8'b0000_1111) begin