如何在systemverilog中将输入信号更改为参数？

Question

我有一个输入逻辑序列，我想将其转换为参数，以便将其添加到我的程序中的其他位置。

例如，

backwards

我知道这不是正确的语法，我只想获得主要想法。

Answer 1

参数根据定义编译时常量。这意味着您无法根据可能随时间变化的表达式更改其值。

您可以做的是更改模型的方式，因此不需要参数。例如，您可以将代码编写为

module myModule(input logic[7:0] SW, output logic[7:0] LEDR);
     assign LEDR = SW[SW +: 2];
endmodule