Question

我对内部电线的参数化断言有问题。可以说有两个SPI HW，一个嘈杂，一个好。我都需要使用相同的IP核。

在嘈杂的情况下，我清楚地对输入进行过采样，可以直接使用输入。基于我要使用或不使用过采样的参数：

基本上这不起作用

generate 
    if (OVERSAMPLE_SS == 1) begin
        assign cdc_spi_ss_n = spi_ss_n_s4;
    end else begin
        assign cdc_spi_ss_n = spi_ss_n;
    end
endgenerate

我正在使用Quartus Pro 18.1.2

我尝试过，如果没有生成

Answer 1

我发现当您使用时，它并不完全相同

    wire  cdc_spi_ss_n = spi_ss_n;
    wire  cdc_spi_sck  = spi_sck;  
    wire  cdc_spi_mosi = spi_sck;

    logic cdc_spi_ss_n = spi_ss_n;
    logic cdc_spi_sck  = spi_sck;  
    logic cdc_spi_mosi = spi_sck;

所以现在对我来说，相同的构造工作-我已经将.sv文件标记为.sv 2009作为设计语言，但是quartus仍然无法处理它...

根据SystemVerilog中的参数分配内部信号

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