Question

我试图在systemverilog / verilog中连接两个字符串来创建信号名称。在我的下面的代码片段中，lhs方似乎工作正常，但rhs方面没有。该工具给出错误“bitemp尚未声明”。

如果我将一个硬标记值“0”传递给“clno”参数，那么它适用于lhs和rhs。

enter code here
`define strcat_assign_macro(lhs_prestr,lhs_poststr,rhs_prestr,rhs_poststr,clno)  \
 assign lhs_prestr``clno``lhs_poststr = rhs_prestr``clno``rhs_poststr;

module tempmod;
  wire a0temp,b0temp;
  wire a1temp,b1temp;
  wire a2temp,b2temp;

  assign b0temp =1'b1;

  genvar i;
  generate
    for(i = 0; i < 3; i++)
    begin
      `strcat_assign_macro(a,temp,b,temp,i)
    end
  endgenerate


  initial begin
   $display (a0temp );
  end

endmodule

Answer 1

在解析任何Verilog / SystemVerilog语法之前，宏会扩展。使用一排电线。

Answer 2

由于`define在编译之前已经扩展，因此你会收到这些错误。

避免这种情况的一种方法是使用脚本自动化定义用法并在Verilog文件中使用相同的定义。

以下是我为此目的制作的示例shell脚本。这是一个基本的脚本，但我认为足以让你了解。

#!/bin/csh

set b='`'
set a=`egrep -n "^ *${b}strcat_assign_macro" $2 | cut -d: -f1`
set line=`egrep -n "${b}strcat_assign_macro" $2 | cut -d: -f2`

foreach i (`seq $1`)
  set c=`expr $a + $i`
  sed -i "${c}i${line}" temp.ip
  sed -i "${c}s/^\(.*\), *[0-9]* *)/\1, ${i})/g" temp.ip
end

这是＆amp;之前的文件在剧本之后。

// Before 
karan
shah
   `strcat_assign_macro(b, temp, a, temp, 0)
maheshbhai

// ./temp.sh <Extra Define Lines> <FileName>
./temp.sh 2 input.v

// After
karan
shah
   `strcat_assign_macro(b, temp, a, temp, 0)
`strcat_assign_macro(b, temp, a, temp, 1)
`strcat_assign_macro(b, temp, a, temp, 2)
maheshbhai

使用宏在systemverilog中连接信号名称

2 个答案: