Verilog可以使用posedge和negedge为ADC制作1个信号

Question

对于verilog来说，这是一个新手，所以我有一项工作要做，使用basys 3（替换一个函数生成一个模拟信号），然后在示波器上显示数字信号。

所以目前，我正在使用一个时钟来产生一条直线信号，比如3.3V

所以从我的工作来看，我需要将这条直线3.3v转换为方波。

1）因为即时通讯使用了一个时钟时钟，这使我在示波器中的输出成为一个3.3直线波，我想通过触发时钟来获得0信号，这将是从直线产生方波的部分。 / p>

2）我不确定我的想法是否正确，是否可以将posedge和negedge时钟信号合并为1个信号。

3）如果我的上述想法是正确的，有没有人可以告诉我一些如何做到这一点？

Answer 1

这是你正在寻找的吗？这是使用时钟生成方波的简单代码。我不确定你是如何将verilog代码映射到3.3v供电电路的。希望这会有所帮助。

reg out;
always @(posedge clk) begin
 out <= ~out;
end