SystemVerilog：@（posedge clk）和## 1之间的区别

Question

在SystemVerilog测试平台中，使用@（posedge clk）和## 1等待下一个上升的时钟边缘有什么区别？

Answer 1

您可以使用## 1的地方较少，因为您需要设置默认的时钟块上下文。这可以防止您在包中声明的任何代码中使用## 1作为延迟，就像使用UVM在基于类的测试平台中一样。 ##N在功能上等同于repeat(N) @(clocking_block_name)，除非N为0. ## 0阻塞直到存在时钟块事件，并且如果当前时隙中已经存在时钟块事件则不阻塞。