断言检查时钟旁边的信号转换

时间:2017-06-06 12:06:57

标签: system-verilog-assertions

我想做一个断言,它仅在时钟的上升沿检查信号的转换。如果信号变化而不是正边缘,则应该产生错误。

1 个答案:

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试试这个:

A1:断言属性(@(时钟)时钟== 1'b1 | =>信号== $过去(信号));