标签: system-verilog-assertions
我想做一个断言,它仅在时钟的上升沿检查信号的转换。如果信号变化而不是正边缘,则应该产生错误。
答案 0 :(得分:0)
试试这个:
A1:断言属性(@(时钟)时钟== 1'b1 | =>信号== $过去(信号));