在时钟的两个边沿触发信号

Question

设计要求在特定情况下在时钟的上升沿激活信号，并在时钟的下降沿在另一种情况下停用。这就是我的想法：

always@(posedge CLK) begin
  signal1 <= 1'b0; // reset flag
  if(circumstance1) signal1 <=1'b1; // raise flag if circumstance occurs
end

always@(negedge CLK) begin
  signal2 <= 1'b1; // reset flag (actually set alternate to signal1)
  if(circumstance2) signal2 <=1'b0; // raise flag if circumstance occurs
end

always@(posedge signal1 or negedge signal2) begin
  if(signal1) outsignal <= 1'b0;   // activate outsignal
  else outsignal <= 1'n1;   // deactivate outsignal
end

那会有用吗？是否有更好的选择（加倍时钟和捕捉单边不是一个选项）。

在Russell的回复之后

编辑。拉塞尔，我想你提出以下建议：

wire nCLK = ~CLK;

always@(posedge CLK or posedge nCLK or negedge nRESET) begin
    if(!nRESET) outsignal <= 1'b0;
    else if(nCLK) outsignal <= 1'b1;
         else outsignal <= 1'b0;
end

我理解你了吗？

Answer 1

这是一个片外信号吗？如果是这样，Xilinx和其他芯片供应商提供的原型可以帮助您解决这个问题。如果您连接ODDR2原语，您可能会有更好的运气。倒转时钟。将正常时钟驱动为C0，并将时钟反转为C1。然后使用您的逻辑设置D0和D1输入。

您上面写的方式不是一个非常强大的解决方案。

尝试使用fabric基元来完成此任务。

Answer 2

你需要所谓的＆＃34;双边触发器＆＃34; （DEFF）。虽然有些供应商在其CPLD / FPGA上提供DEFF作为原语，但大多数产品都没有。在这种情况下，您需要自己实现DEFF。不幸的是，您的帖子always@(posedge CLK or posedge nCLK or negedge nRESET)中的代码无法正常工作，因为标准触发器的单边信息输入不超过两个。因此，该解决方案必须使用带有额外组合电路的标准触发器。图中的电路解决了这个问题。它保证无故障操作，因为输出XOR元素在每次状态变化时只有单个输入转换。

在我们的项目中验证并使用了实现此DEFF的Verilog代码：

module DEFF (
  input clock, reset, in,
  output out
);

  reg trig1, trig2;

  assign out = trig1^trig2;

  always @(posedge clock, posedge reset) begin
    if (reset)  trig1 <= 0;
    else  trig1 <= in^trig2;
  end

  always @(negedge clock, posedge reset) begin
    if (reset)  trig2 <= 0;
    else  trig2 <= in^trig1;
  end
endmodule