Question

从现有的Chisel代码生成Verilog 代码的最简单方法是什么？

我是否必须创建自己的构建文件？

例如来自独立的scala文件（AND.scala），如下所示..

import Chisel._

class AND extends Module {
  val io = IO(new Bundle {
    val a = Bool(INPUT)
    val b = Bool(INPUT)
    val out = Bool(OUTPUT)
  })
  io.out := io.a & io.b
}

我在ubuntu 16.4下安装了 Chisel3 Toolchain 。

Answer 1

请在此处查看答案：Is there a simple example of how to generate verilog from Chisel3 module?

简而言之，在项目的根目录下创建一个build.sbt文件，其中包含以下内容：

scalaVersion := "2.12.8"

resolvers ++= Seq(
  Resolver.sonatypeRepo("snapshots"),
  Resolver.sonatypeRepo("releases")
)

libraryDependencies += "edu.berkeley.cs" %% "chisel3" % "3.1.6"

将此代码添加到AND.scala

object ANDDriver extends App {
  chisel3.Driver.execute(args, () => new AND)
}

在项目根目录的命令行上键入sbt run。

从Chisel代码

1 个答案: