如何在Chisel3中执行门级仿真？

Question

我在Chisel3中编写了一个硬件设计，并在Chisel3中编写了一个测试平台来测试设计。

然后，我合成了由Chisel和Design Compiler生成的Verilog代码。我想验证RTL和Gate-Level的行为是否匹配。 如何共同模拟合成的Verilog网表和原始的Chisel测试平台？

有没有一种简单的方法来模拟生成的Verilog网表而无需重写Verilog测试平台？

Answer 1

不幸的是，Chisel测试人员没有提供这样做的好方法。我将在下一次Chisel开发者会议上提出这个问题，但我也建议filing a feature request，因为这显然是一个非常重要的缺失功能。