我在综合后运行verilog网表的门级仿真来进行功能验证。但是重置值是＆＃39; X＆＃39;什么时候应该是＆＃39; 0＆＃39; 0在模拟开始时。从图中我们可以看到输入dsc_reset_b_r为0，但是在连接到逆变器之后，值变为＆＃39; X＆＃39;，这是不期望的。对于相同的设计和测试平台，rtl模拟工作完全正常 Schematic from Simvision 什么可以导致＆＃39; X＆＃39;重置？
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没有其他来源驱动dsc_reset_b。我只是通过更改合成脚本意外修复了这个问题，但不确定哪个命令导致了问题。
