Verilog门级解析器

Question

我想解析Verilog门级代码并将数据存储在数据结构中（例如图表）。

然后我想在C / C ++的门上做一些事情并输出相应的Verilog文件。

（我想构建一个输入和输出为Verilog门级代码的程序）

（input.v => myProgram => output.v）

如果有任何库或开源代码可以这样做吗？

我发现它可以由Flex和Bison完成，但我不知道如何使用Flex和Bison。

Answer 1

前几天有a similar question关于在ruby中执行此操作，其中我指向了我的Verilog解析器gem。不确定它是否足够强大，会喜欢反馈，错误报告，功能请求。

有perl verilog解析器，但我没有直接使用它们并避免使用perl，希望其他人可以添加有关其他解析器的信息。

Answer 2

我已成功使用Verilog-Perl来解析Verilog代码。它维护得很好：它甚至支持最近的SystemVerilog扩展。

Answer 3

Yosys（https://github.com/cliffordwolf/yosys）是用C ++编写的Verilog Synthesis框架。 Yosys仍在建设中，但如果您只想读写门级网表，它可以满足您的需求..

PS：参考手册（也包括C ++ API）正在进行中。我已经写了大约100页，但在我完成我的BSc之前无法发布它。论文（又一个月左右）。