如何在Chisel3中生成线束

Question

在Chisel2中，似乎是一种通过question生成线束判断的方法。

似乎Chisel2和Chisel3之间的模拟机制有点不同。引自Chisel3 wiki：

  

Chisel2能够直接从Chisel代码生成C ++模拟，或者用于与vcs模拟一起使用的线束。 Chisel3依赖于verilator从firrtl的Verilog输出生成C ++模拟。有关安装检修器的说明，请参阅Chisel3 README。

我的问题是：在Chisel3中是否有办法生成verilog线束，类似于Chisel2？

Answer 1

我想你可以看看 的src /主/阶/ dsptools /测试器/ VerilogTbDump.scala 在dsptools project。 tb代表测试台。您可以在入门时找到一些线索。或者希望其他人会得到更好的答案。