如何在Chisel3中添加verilog综合指令？

Question

例如，我需要确保寄存器数组与Block RAM合成，然后在Verilog中：

reg [3:0] my_ram [255:0] /* synthesis syn_ramstyle=block_ram */;

如何在Chisel中对相似内容进行编码？

非常感谢。

Answer 1

可悲的是，目前不支持此功能。 Firrtl仓库中存在现有功能请求：https://github.com/freechipsproject/firrtl/issues/687。我们希望在不久的将来为此增加支持。