围绕Verilog核心构建AXI4-Stream（VHDL）。无法解决警告

Question

我试图用名为chacha的加密核心构建AXI4-Stream IP模块。我的AXI4-Stream包装器是VHDL，chacha核心是Verilog。

Here是chacha核心。

我在论坛中看了很多，似乎使用VHDL和Verilog这样不应该是一个问题，但我仍然无法让它工作。

这是我到目前为止所做的：

• 使用＆＃34;创建和打包IP＆＃34; Vivado中的工具可生成带输入和输出的AXI4-Stream模块。
• 编辑它以包含我想要的IP。
• 在合成和模拟中将文件组下的类型更改为混合，请参见图1.
• 增加了两个新的总线接口 - 一个重置和一个时钟连接到我的RST和CLK。

Figure 1

这删除了所有错误和大多数警告。剩下的唯一警告是这种错误的四种情况：

[IP_Flow 19-991] Non-synthesizable or non-simulation file ’hdl/chacha_qr.v’ found in file group ’VHDL Synthesis’. You may want to add it to the xit utility file group.

我试着忽略了这一点，并且无论如何都使用了MicroBlaze的块来查看它是否可行。不幸的是，当Vivado运行实现时，它会抛出一个BLACK BOX错误：

[DRC 23-20] Rule violation (INBB-3) Black Box Instances - Cell ’design_1_i/axis_chacha_0/U0/chacha_inst’ of type ’design_1_i/axis_chacha_0/U0/chacha_inst/chacha_core’ has undefined contents and is considered a black box. The contents of this cell must be defined for opt_design to complete successfully.

这是项目的link。我知道chacha核心的所有连接尚未完成，但我不认为警告来自那里。

Answer 1

我得到了一些帮助来解决这个问题。 如果您在标准而不是高级中添加两个新文件组（合成和模拟），显然可以消除警告。 然后在高级类别下移动文件而不是一次。 现在警告已经消失，黑匣子错误也是如此。

Changed to standard instead of advanced