标签: vhdl fifo modelsim
我在FWFT模式下使用内置FIFO。我尝试将其复位9个时钟,然后在开始时将复位线保持为低电平。在第一次写入使能上升之前存在很大差距。
然后,Modelsim抱怨说,当写使能变高时,我没有正确复位FIFO。然而,我看到正确的数据进出块。如果我没有重置它,或者我没有在复位和第一次写入启用之间留下间隙,那么我没有得到正确的数据。为什么会这样?
我唯一的预感是我正在使用IP内核上的-nodebug标志编译和运行modelsim,但我现在无法将其删除以测试我的理论。
-nodebug