时钟管理Altera DE 1

时间:2016-07-06 03:00:15

标签: vhdl verilog fpga intel-fpga

我正在设计一个基于Altera DE1板的处理器。我最关心的是电源管理。我知道DE1板有3个时钟输入和一个外部时钟输入,可以在我的设计中使用。但是,我一次只会使用其中一个。

有没有办法关闭未使用的时钟,只在需要时打开它们?从用户手册中,3个时钟输入的时钟使能短接至Vcc。

1 个答案:

答案 0 :(得分:1)

3个外部时钟发生器的功耗不太可能是使用DE1板的系统中最大的功率消耗,因为您很可能在DE1板上有许多其他未使用的部件,这些部件将消耗比额外的时钟发生器。

如果FPGA内部没有使用时钟,那么通过时钟信号输入实现FPGA的功耗将是最小的,因为时钟不在FPGA内部分配,因此功耗不大。 / p>