Question

我正在（慢慢）使用Xilinx Spartan-6 Eval Board进行"introductory" course FPGA编程，我正在研究时钟时序以及如何添加必要的时序约束。这让我有几个问题。在本演示中，我使用了一个简单的程序来使LED闪烁（底部的代码）。

然后我将此约束添加到我的约束文件中：

NET "CLK" TNM_NET = CLK;
TIMESPEC TS_CLK = PERIOD "CLK" 200 MHz HIGH 50%; # What effect does the 200 Mhz enforce?

约束实际执行的是什么？因为当我尝试按比例缩放它以使LED以1 Hz的频率闪烁时，我发现我是否设置了200 MHz的时序约束或任何其他数字没有区别！

非常感谢！我的完整源代码如下所示。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity LED_Blink is
    port(
        CLK : in  std_logic;
        LED        : out std_logic
    );

end LED_Blink;

architecture Behavioral of LED_Blink is
    signal CLK_1Hz : std_logic;
    signal counter : std_logic_vector(26 downto 0);
begin
    prescaler : process(CLK)
    begin
        if rising_edge(CLK) then
            if (counter < 1000000) then --possibly change to number in binary
                counter <= counter + 1;
            else
                CLK_1Hz <= not CLK_1Hz;
                counter <= (others => '0');
            end if;
        end if;
    end process;

    LED <= CLK_1Hz;

end Behavioral;

NET "CLK" LOC ="K21";
NET "LED" LOC = "D21";
NET "CLK" TNM_NET = CLK;
TIMESPEC TS_CLK = PERIOD "CLK" 5 ns HIGH 50%;

Answer 1

时序约束是静态时序分析（STA）的参数。像Xilinx trace这样的STA工具可以告诉您代码生成，映射，放置和最终路由的网表 - 是否满足所有时序要求。

所描述电路的每个部分（LUT，寄存器和电线）都有延迟。 STA确保整体延迟小于您的时钟周期减去一些不确定性。（有关“设置”和“保持”时间的更多信息，请参阅Xilinx时序指南。）

因此，将CLK设置为200 MHz可检查电路是否以高达200 MHz的频率运行。它不会像闪烁的频率那样改变行为。

使用时序约束设置FPGA时钟频率

1 个答案: