RTL中产生更高频率的时钟

Question

我需要开发可合成的自定义verilog代码，用于从低频时钟生成更高频率的时钟，即50 MHz时钟，我需要生成100 MHZ时钟。请帮助如何做同样的事情。

Answer 1

纯Verilog解决方案不稳定，因此必须使用专用的FPGA资源。

请参阅this previous answer;它也适用于Verilog，即使是通过标记的VHDL。